bumbarashek
Ученик
- Регистрация
- 26 Мар 2013
- Сообщения
- 4
- Реакции
- 0
- Баллы
- 0
Ребята подскажите пожалуйста у каких процессоров amd в основе лежит архитектура bobcat?кто может помочь составить структурную нотацию для любого такого процессора?)
-
Добро пожаловать на компьютерный форум Tehnari.ru. Здесь разбираемся с проблемами ПК и ноутбуков: Windows, драйверы, «железо», сборка и апгрейд, софт и безопасность. Форум работает много лет, сейчас он переехал на новый движок, но старые темы и аккаунты мы постарались сохранить максимально аккуратно.
Форум не связан с магазинами и сервисами – мы ничего не продаём и не даём «рекламу под видом совета». Отвечают обычные участники и модераторы, которые следят за порядком и качеством подсказок.
Если вы у нас впервые, загляните на страницу о проекте, чтобы узнать больше. Чтобы создавать темы и писать сообщения, сначала зарегистрируйтесь, а затем войдите под своим логином.
Не знаете, с чего начать? Создайте тему с описанием проблемы – подскажем и при необходимости перенесём её в подходящий раздел.Задать вопрос Новые сообщения Как правильно спроситьЕсли пришли по ссылке со старого Tehnari.ru – вы на нужном месте, просто продолжайте обсуждение.
AMD Bobcat
- Автор темы bumbarashek
- Дата начала
- Регистрация
- 8 Дек 2007
- Сообщения
- 6,815
- Реакции
- 89
- Баллы
- 0
bumbarashek
Ученик
- Регистрация
- 26 Мар 2013
- Сообщения
- 4
- Реакции
- 0
- Баллы
- 0
Нотация чтобы кратко изложить все примочки процессора, по примеру такого:
P CISC ( i8086 )= I p 16 [B 16 –16 Rg 14*16] –20 M 1M*16
C(Sun SPARC T5220) = {P(Ultra SPARC T2) ↔ M 4Gb(FB-DIMM) 667MHz, ILOM (2PCIE | PCIEXAUI), IO}
где P(Ultra SPARC T2) - процессор
M4Gb(FB-DIMM) – модуль оперативной памяти;
работающий на частоте 667 МHz;
ILOM – процессор сервиса;
PCIE – разъем на материнской плате для 2x PCI-E 8x b,
2x PCI-E 4x, 2x PCI-E 4x;
PCIEXAUI - разъем PCIEXAUI;
IO – подсистема ввода-вывода.
P CISC ( i8086 )= I p 16 [B 16 –16 Rg 14*16] –20 M 1M*16
C(Sun SPARC T5220) = {P(Ultra SPARC T2) ↔ M 4Gb(FB-DIMM) 667MHz, ILOM (2PCIE | PCIEXAUI), IO}
где P(Ultra SPARC T2) - процессор
M4Gb(FB-DIMM) – модуль оперативной памяти;
работающий на частоте 667 МHz;
ILOM – процессор сервиса;
PCIE – разъем на материнской плате для 2x PCI-E 8x b,
2x PCI-E 4x, 2x PCI-E 4x;
PCIEXAUI - разъем PCIEXAUI;
IO – подсистема ввода-вывода.
bumbarashek
Ученик
- Регистрация
- 26 Мар 2013
- Сообщения
- 4
- Реакции
- 0
- Баллы
- 0
для реферата)у меня просто тема архитектура amd bobcat и нужно для любого проца на этих ядрах написать нотация, хоть и есть вроде описание, но не могу выделить как там что соединяется и т.д.(
bumbarashek
Ученик
- Регистрация
- 26 Мар 2013
- Сообщения
- 4
- Реакции
- 0
- Баллы
- 0
я тут что-то сделал,если поможете расставить корректно связи или дать какие то замечания буду рад)
P(amd e - 350) =2 Core86-Ip64[{Bp,Fp}-Br-Csh] - I(LSU)-Grp-2M(DDR3)
Bp- устройство исполнения целочисленных операций
Fp-устроства исполнения операций с плавающей точкой
Br-блок предсказаний переходов
LSU-Load Store Unit взаимодействует с блоком шины (Bus Unit) и через него с кэшем второго уровня
Grp(Radeon HD 6310)=
Br=I[2M(BTB)]- Rg(GBHR26)-BHT
GBHR- 26-битный регистр глобальной истории
BHT-таблица историй переходов
Csh=Csh1-Csh2
Csh1=CshC32[I(TLBc)-M]-CshD32[I(TLBd)-M]
TLB- буфер быстрого преобразования адреса
Csh2=2CshD512[I(TLBd)-M]-E(ECC)-E(TWE)
ECC-код с коррекцией ошибок (error correction code)
TWE- транслятор виртуальных адресов (table walk engine)
P(amd e - 350) =2 Core86-Ip64[{Bp,Fp}-Br-Csh] - I(LSU)-Grp-2M(DDR3)
Bp- устройство исполнения целочисленных операций
Fp-устроства исполнения операций с плавающей точкой
Br-блок предсказаний переходов
LSU-Load Store Unit взаимодействует с блоком шины (Bus Unit) и через него с кэшем второго уровня
Grp(Radeon HD 6310)=
Br=I[2M(BTB)]- Rg(GBHR26)-BHT
GBHR- 26-битный регистр глобальной истории
BHT-таблица историй переходов
Csh=Csh1-Csh2
Csh1=CshC32[I(TLBc)-M]-CshD32[I(TLBd)-M]
TLB- буфер быстрого преобразования адреса
Csh2=2CshD512[I(TLBd)-M]-E(ECC)-E(TWE)
ECC-код с коррекцией ошибок (error correction code)
TWE- транслятор виртуальных адресов (table walk engine)